1、331 使用元件简介 #160 #160 #16074LS74是一个双D触发器，可用作寄存器，移位寄存器等#160 #160 #160在实验中74LS74作为四位移位寄存器，共用了四片332 仿真电路图 连接如图所示33。

2、线性反馈移位寄存器这个名字，首先它是个移位寄存器，然后这个移位寄存器的输入是上一个状态的线性组合看一个例子该LFSR对应的生成多项式为多项式里的1代表输入，即x^0x^3与x^4分别代表移位寄存器的第3位与第4位。

3、一个四位串行数据，输入四位移位寄存器，转换为4位并行数据输出，共需要 4 个移位脉冲时钟脉冲频率为1KHz， 4 个移位脉冲，那就是需要 4 ms。

4、如果是4位二进制加法计数器，现态1010，次态1011但如果是4位二进制减法计数器，现态1010，次态1001。

5、1左移的移位寄存器 图743a所示为由4级D触发器构成的4位左移的移位寄存器，第一级触发器的D接输入信号vI，其余各触发器的D与其前一级触发器的Q输出相连，并将各触发器的CP连在一起输入移存脉冲，由图743。

6、移位寄存器74LS194由4个触发器和它们的输入控制电路组成其中DSR为数据右移串行输入端，DSL为数据左移串行输入端，A～D为数据并行输入端，QA～QD为数据并行输出端，RD为异步清零输入端，S1So为工作状态控制端。

7、174LS194移位寄存器的控制输入端S1和S0是用来进行移位方向控制的，S0为高电平时，移位寄存器处于向左移位的工作状态，二进制数码在CP脉冲的控制下由高到低逐位移入寄存器，因此可以实现串行输入在S1为低电平时，移位。

8、CLK是移位时钟信号，当CLK的上升沿到来时进程被启动，这个时候预置使能LOAD为高电平，将输入端口的4位二进制数并行置入移位寄存器中，作为串行左移输出的初始值如果预置使能LOAD为低电平，则执行语句“REG43 DOWNTO 1=。

9、由四位移位寄存器构成的顺序脉冲发生器四位移出，可产生2个顺序脉冲。

10、1 shift reg module shift_4clk，rst，in，outinput clk，rstinput inoutput outwire outreg 30 shiftregalways@posedge clk or negedge rst 异步清零 if！rstshiftreglt=0else begin shiftreg0。

11、high high 输入载到输出 low high 输出右移 1 个位元， QA=2脚准位 high low 输出左移 1 个位元， QD=7脚准位 low low 输出 不位移 4 11 脚是一个 clock， 连串的方波讯号 === 请。

12、寄存器 在数字电路中，用来存放二进制数据或代码的电路称为寄存器 寄存器是由具有存储功能的触2113发器组合起来构成的，一个触发器可以存储一位二进制代码，存放N位二进制代码的寄存5261器，需用n个触发器来构成。

13、LIBRARY IEEEUSE ENTITY ls194 IS PORTd IN STD_LOGIC_VECTOR0 TO 3cr，sr，sl，s1，s0IN STD_LOGICcp IN STD_LOGICq OUT STD_LOGIC_VECTOR0 TO 3END ls。

14、要是二进制移位寄存器，则经过4个移位脉冲后寄存器数值为1111。

15、我是这样理解的，D3存储的是D2原来的状态，而D2存储D1原来的状态，依次下去，D0存储的是输入的数据，0或1，所以应该是1110或1111。

16、module aclk，din，doutinput clk，dinoutput doutreg 30 rdataassign dout = rdata3always@posedge clkrdata lt= rdata20，dinendmodule。

17、串行输入始终为0，4个移位脉冲后，移进去4个0，应为 A，0000。

18、组合逻辑电路 和时序逻辑电路 第二个看具体 输出方式 是串出还是并出 可能，4 或16。