1、任意一个 D 触发器的 CP，当由外设送来正脉冲，该 D 触发器，都会输出低电平因为它们的 D 端，都是接地的－－－ 两个二极管和一个电阻，组成了一个与门任意一个D触发器，输出了低电平，INT0 端都会收到；这个问题很简单的 教你方法嘛 首先写出2个触发器的特性方程D触发器为Q^n+1=DJK触发器为Q^n+1=J*！Q^n+！K*Q^n注！表示quot非quot联立2个方程可以解得D=J*！Q^n+！K*Q^n好了现在就；2JK触发器在时钟脉冲操作下，根据输入信号J，K取值的不同，凡是具有保持，置0，置1，翻转功能的电路，都称为JK型时钟触发器，简称为JK型触发器或JK触发器3D触发器在时钟脉冲操作下，凡是具有置0，置1功能的；工作原理如下SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效当SD=1且RD=0时SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效，不论输入端D为何种；SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效当SD=1且RD=0时SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效，不论输入端D为何种状态，都会使Q=0。

2、d触发器能实现2分频，也是有要求的，必须把d端，和它自己的输出q连接起来，这时，q端才能对cp脉冲实现2分频通过时序图，即可得到这个结果；把d触发器的d，和该d触发器自身的q连上，这时，其q和cp的波形，就是2分频关系用3个d触发器，级连，就是一个8分频器。

3、8421BCD码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加1，编码顺序与8421BCD码一样，每个时钟脉冲完成一个计数周期由于电路的状态数状态转换关系及状态编码都是明确的，因此设计过程较简单；D触发器具有置“0”和置“1”的功能下面介绍一下维持阻塞D触发器的工作原理设Q=0D=1，当CP来到后，触发器将置“1”，触发器各点的逻辑电平如图2052所示在执行置“1”操作时，C门输出高电平D门输出低电平，此时应；其实就是两个D触发器级联，两个D触发器使用同一个时钟，构成一个同步时序逻辑电路其作用是防止由于异步输入信号对本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后续逻辑中，导致亚稳态的传播因为时序。

4、D触发器的输出Y总与输入D相同 在JK触发器的K端，串接一个非门，再接到J端，引出一个控制端D，就组成D触发器要想知道工作原理的话，那必须从基本RS触发器学起要学基本RS触发器就必须从门电路学起知识是递进的；触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态D触发器的次态取决于触发前D端的状态，即次态=D因此，它具有置0置1两种功能二原理在SD和RD。

5、一个输出量Y，画出状态图真值表再根据卡罗图求出Q1Q2Q3的输出表达式，再根据D的特征方程Qn+1=D化简，一步步来就可以得出原理表达式，有了表达式就可以画出原理图3个D触发器可以构成3位二进制计数器；c 复位端子 rd置位端子 sd 有小圈，是低电平有效，而电路接 1 ，所以无效d触发器功能是qn+1 = d ，而电路中 d = q‘，是二分频电路，就是来一个时钟脉冲，翻转一次；D触发器本身就是在时钟脉冲CP的有效沿到来时即触发执行置数触发器的次态等于D若是多位数即多个D触发器，则将全部D触发器的CP输入端并接在一起，受同一个时钟脉冲的同一个边沿触发，即是同步；将D触发器接成T#39触发器，信号接clk，这就成二分频电路了再接一级就是四分频电路电路图不用给了吧很简单。